一个芯片产品从构想到完成电路设计是怎样的过程?

一颗芯片从无到有,从有需求到最终应用,经历的是一个漫长的过程,作为人类科技巅峰之一的芯片,凝聚了人们的智慧,而芯片产业链也是极其复杂的,在此,我大致把它归为四个部分(

这个无需多讲,目前芯片应用已经渗透到我们生活的方方面面,早晨上班骑的共享单车,到公司刷的IC卡,工作时偷偷地打游戏,手机卡了还要换更快的手机,可以说IC的市场需求一直都在。

时序分析和验证时出现的错误可能需要反复重做前面几步才能解决,是一个多次迭代优化的过程。

在设计之前我们先要确定芯片的工艺,比如是选择TSMC还是SMIC,是7nm,还是5nm,而工艺的选择也是受很多因素的制约(如下图),而芯片工艺的选择,就是对这些因素的权衡。

IC设计的第一步就是制定Spec,这个步骤就像是在设计建筑前,要先画好图纸一样,在确定好所有的功能之后在进行设计,这样才不用再花额外的时间进行后续修改。IC 设计也需要经过类似的步骤,才能确保设计出来的芯片不会有任何差错。

而用RTL实现的各种功能模块,来组成一个实现具体功能的IP,SOC芯片最终由SOC integration工程师把各个IP集成到一起。

在芯片功能设计完备后,我们还要做可测性设计DFT(Design For Test)。

通过lint, Spyglass等工具,针对电路进行设计规则检查,包括代码编写风格,DFT,命名规则和电路综合相关规则等。

验证是保证芯片功能正确性和完整性最重要的一环。验证的工作量也是占整个芯片开发周期的50%-70%,相应的,验证工程师与设计工程师的数量大概在2-3:1。

从验证的途径可以分为:模拟(simulation),仿真和形式验证(formality check)。

静态时序分析是套用特定的时序模型(timing model),针对特定电路,分析其是否违反designer给定的时序限制(timing constraint)。

通过时序分析可以控制工程的综合、映射、布局布线等环节,减少延迟,从而尽可能提高工作频率。

可以通过时序分析来查看目标模块是否满足约束,如不满足,可以定位到不满足约束的部分,并给出具体原因,进一步修改程序直至满足要求。

时钟存在抖动、偏移、占空比失真等不可避免的缺陷。通过时序分析可以验证其对目标模块的影响。

在设计完成时,要进行代码覆盖率充分性的sign-off, 对于覆盖率未达到100%的情况,要给出合理的解释,保证不影响芯片的工能。

逻辑综合的结果就是把设计实现的RTL代码翻译成门级网表 (netlist)的过程。

后端设计也就是从输入网表到输出GDSII文件的过程:主要分为以下六个步骤:

形式验证的意义在于保障芯片设计的一致性,一般在逻辑综合,布局布线完成后必须做。

布图规划是整个后端流程中作重要的一步,但也是弹性最大的一步。因为没有标准的最佳方案,但又有很多细节需要考量。布局布线的目标:优化芯片的面积,时序收敛,稳定,方便走线。

布局即摆放标准单元,I/O pad,宏单元来实现个电路逻辑。布局目标:利用率越高越好,总线长越短越好,时序越快越好。

但利用率越高,布线就越困难;总线长越长,时序就越慢。因此要做到以上三个参数的最佳平衡。

布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能 约束条件下,根据电路的连接关系,将各单元和I/O pad用互连线连接起来。

Clock Tree Synthesis,时钟树综合,简单点说就是时钟的布线。由于时钟信号在数字芯片的全局指挥作用,它的分布应该是对称式的连到各个寄存器单元,从而使时钟从同一个时钟源到达各个寄存器时,时钟延迟差异最小。这也是为什么时钟信号需要单独布线. 寄生参数提取

这一环节是对完成布线的物理版图进行功能和时序上的验证,大概包含以下方面:

LVS(Layout Vs Schematic)验证:简单说,就是版图与逻辑综合后的门级电路图的对比验证;

DRC(Design Rule Checking):设计规则检查,检查连线间距,连线宽度等是否满足工艺要求;

ERC(Electrical Rule Checking):电气规则检查,检查短路和开路等电气规则违例;实际的后端流程还包括电路功耗分析,以及随着制造工艺不断进步产生的DFM(可制造性设计)问题等。

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